VHDL基于FPGA的数字时钟设计+电路图(8)
本设计是采用硬件描述语言和FPGA芯片相结合进行的数字钟的研究，从中可以看出EDA技术的发展在一定程度上实现了硬件设计的软件化。简化了设计过程，并且易于增加扩展功能，相信随着电子技术的发展，数字钟的功能会更加多样化，满足人们的各种需要。
6. 结束语
经过各模块和整体程序的仿真，达到了设计的要求。从秒的个位开始自加一，加到九时，在下一个时钟来临是个位清零又开始自加一，并向秒的十位进一，秒的十位加到吹冰就向分的个位进一，秒的十位清零又开始计数，分的个位加到十就向分的十位进一，分的十位清零又开始计数，分的十位加到吹冰就向时进一，时加到二十四自清零。在此次设计过程中，最大的优点是采用了自顶向下的模块化设计，使程序清晰易懂，在秒和分的计数器的设计时，考虑到分秒都是吹冰十进制，而分秒的显示都是个位和十位分开显示，为了译码方便，采用了吹冰进制和十进制计数器套用的设计方法，使程序更易设计。