VHDL基于FPGA的数字时钟设计+电路图(2)
1. 选题背景和研究意义
本节将从FPGA嵌入式应用开发技术与数字钟技术发展的客观实际出发，通过对该技术发展状况的了解，以及课题本身的需要，指出研究基于FPGA的数字钟设计与实现的必要性。
1.1 课题相关技术的发展
当今电子产品正向着功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别是大量使用大规模可编程逻辑器件，提高产品的性能，缩小体积，降低功耗.同时运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术[4]。
美国ALTERA公司的可编程逻辑器件采用全新的结构和先进的技术，加上最新的QuartusII开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的开发和设计。
EDA技术是以大规模可编程逻辑器件为设计载体，以硬件描述性语言为系统的逻辑描述主要表达方式，以电脑和大规模可编程逻辑器件的开发软件和实验开发系统为设计工具，通过有关计算机上的开发软件，自动完成通过软件的方式进行设计的电子系统到硬件系统的逻辑编译，逻辑简化，逻辑分割，逻辑映射，编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。
1.2 课题研究的必要性
现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变着我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失，因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求，多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等。
1.3 课题研究的内容
本设计主要研究基于FPGA的多功能数字钟，要求以24小时为一个周期,同时能显示时、分、秒。具有校时以及整点报时功能，可以对时、分及秒分别进行校对，使其校正到标准时间。校对时间由4×4矩形键盘进行控制，为了保证计时的稳定及准确须由晶体振荡器提供时间基准信号。
2. FPGA简介
2.1 FPGA概述
FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/FPGA[5]。CPLD/FPGA几乎能完成任何数字器件所具有的功能，上至高性能的CPU，下到最简单的74电路。它好像是一张白纸或像一堆积木，工程师既可以用原理图输入的方法也可以通过文本输入自由的设计一个系统。经过软件的仿真可以提前检验设计的正确性，在PCB设计完以后，利用CPLD/FPGA在线修改的功能，可以随时整改设计而不用修改硬件电路。应用CPLA/FPGA开发设计数字系统，能极大的简化设计过程，减少PCB面积，提高系统稳定性。拥有这些优点让CPLA/FPGA技术在20世纪得到了大幅度的发展，同时也极大的推动了FPGA软件和硬件描述语言进步。
2.2 FPGA基本结构
FPGA通常由3种可编程逻辑电路和一个用来存放编程结果的静态存储器组成。这3种可编程逻辑电路是：可编程逻辑模块（CLB,Configurable Logic Block）、输入/输出模块（IOB,I/O Block）和互连资源（IR,Interconnect Resource）。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周；可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。CLB是FPGA的主要组成部分。它主要由逻辑函数发生器、触发器、数据选择器等电路组成。CLB中有许多不同规格的数据选择器（四选一、二选一等），通过对CLB内部数据选择器的编程，逻辑函数发生器G、F和H的输出可以连接到CLB输出端X或Y，并用来选择触发器的激励输入信号、时钟有效边沿、时钟使能信号以及输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。