FIR数字滤波器国内外研究现状
硬件实现即是实际专门的数字滤波硬件，采用硬件实现的方法一般都比采用软件实现方法要困难得多，目前主要采用的方法有[8-10]：
（1）采用通用PDSP(Programmmable DSP)处理器来实现
（2）采用固定功能的专用信号处理器
（3）IP核设计
FPGA应用于FIR数字滤波器
FPGA是可编程逻辑器件中一种比较复杂的形式，它正处于革命性数字信号处理的前沿。全新的FPGA系列正在越来越多的替代ASIC和PDSP用作前端数字信号处理的运算。FPGA在规模、重量和功耗等方面都有所降低。而且吞吐量更高、能更好的防止未授权复制、元器件和开发成本的进一步降低，开发时间也大大缩短。还具有在线路中可重复编程的特性。它允许电路设计者利用基于计算机的开发平台，经过设计输入、仿真、测试和校验，直至达到预期的效果，从而可以产生更为经济的设计。并且FPGA器件是硬件并行结构，因此数字滤波器的并行迭代算法非常适合通过FPGA实现。现在不少大学和研究所都是用FPGA来实现FIR滤波器的设计，综合来看常用乘法器结构和分布式算法结构等。
乘法器结构又有采用乘累加结构，并行乘法器结构。乘累加结构是最简单的一种，较多使用的是串行结构。这种结构只使用了一个乘累加器，所以占用资源少，但缺点是处理速度慢。并行乘法器结构相对要复杂，如果加上流水结构，能实现较高速的信号处理，能够满足一定的实时性。但是这种结构受乘法器处理速度和个数的限制[11-13]。
分布式算法(DA)巧妙的利用ROM查找表将固定系数的乘累加运算转换成查找表操作，避免了乘法运算。这种方法是目前比较常用的基于FPGA设计FIR滤波器的方法。但是ROM查找表的规模随着FIR滤波器阶数增加而呈指数增长。并且DA方法只能实现固定系数的FIR滤波器，因为只有固定系数的情况，才可能预先计算并存储。在设计动态调整系数、并有较高的数据位宽(例如大于8)和阶数要求的滤波器时，基于查找表的实现思路都会遇到困难[14-19]。
这些滤波器设计普遍存在的问题是不能根据被滤波信号特点动态调整滤波器的滤波系数，只能完成单一特性的滤波工作，从而不能发挥数字滤波器灵活可调的技术优势。可调参数的FIR滤波器将成为FIR滤波器研究的重点。
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