数字频率计是数字电路应用中的一个典范,在实际的硬件设计中,用到的元件比较多,连线复杂,将产生比较大的延时,导致测量误差、可靠性差等误差。随着现场可编程门阵列FPGA的普遍应用,将EDA工具为开发手段,运用VHDL等硬件描述语言,设计出的频率计大大的简化了整个系统,系统的整体性能和可靠性也得以提高了。

2 数字频率计的设计原理

2.1 设计要求

(1)设计一个4位的数字频率计,测量范围为0Hz~9999Hz,设定被测信号是标准的方波信号。

(2)在EDA[2]的软件平台上利用QuartusII[2]建立计数器电路的顶层电路文件,并完成编译,作出仿真输出波形。

2.2 数字频率计的工作原理

  数字频率计的主要功能是测量周期性信号的频率。频率是周期性信号在单位时间( 1s )内变化的次数。如果我们能够在给定的 1s 时间间隔测得这个周期性信号的重复变化次数N,则其频率f即为可表示为

                              f=N                              (2-1)

测量信号的频率参数是最为常用的测量方法之一。实现频率测量的方法有很多, 在这里,主要介绍三种比较常用的方法: 时间门限测量法、标准频率比较测量法、等精度测量法。

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