VCMOS直接数字合成器设计 第5页
图9. FOUT = 160 MHz, FCLK = 400 MSPS, WBSFDR
图10. FOUT = 1.1 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图11. FOUT = 10 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图12. FOUT = 39.9 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图13. FOUT = 80.3 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图14. FOUT = 120.2 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图15. FOUT = 160 MHz, FCLK = 400 MSPS, NBSFDR,±1 MHz
图16.残留相位噪声 FOUT = 159.5 MHz, FCLK = 400 MSPS（绿色）, 4×100 MSPS（红色）， 20× 20 MSPS（蓝色）
图17.残留相位噪声FOUT = 9.5 MHz, FCLK = 400 MSPS（绿色）,4×100MSPS（红色）， 20× 20 MSPS（蓝色）
5.2工作原理
元件区
1.数字直接频率合成器的核心（DDS core）
输出信号的频率由用户的可编程的频率调谐字（FTW）确定。器件的输出频率和系统时钟（SYSCLK）之间的关系定义为
fo=(FTW)(fs)/232  0≤FTW≤231
fo=fs×(1-(FTW/232)) 231<FTW<232-1
该阶段的输出功率是幅值经由该COS（Ｘ）功能块和该DAC得出的。
在应用中，该输出信号零相位是可取的。简单地镶嵌该FTW。 它唯一的导致该DDS核心保持它的电流相位价值。控制位要求该阶段输出到零。在上升沿、该阶段电平为1。但是该缓冲存储器电平为0。在触发前为高电平一直持续到该阶段存贮器I / O第一次变换。
2.锁相环路（PLL）
锁相环放大输出频率。该锁相环是５位REFCLK放大器控制函数寄存器２的 <7:3>位。
当编程有效从0x04到0x14（４十进制到20十进制）时, 该锁相环并联REFCLK输入频率通过该引脚对应内部十进制数。然而、锁相环极限输出频率被限制在400 MHz。每当该锁相环发生变化,用户应该知道，那时候必须是分配给允许该锁相环锁定（大约1 ms）。
该锁相环通过编程特征值超过4到20（十进制）路的范围。当作为旁路时、该锁相环被关闭以节省电源。
3.时钟输入
AD9951在不同的时钟脉冲下有不同的操作方法。适合于差动或单端输入时钟脉冲并启动芯片内部振荡器及锁相环路（锁相环）放大器全部控制经由用户可编程序的位。AD9951可能是合用配置的六种运行方式产生该系统时钟之一。该方式配置利用该CLKMODE选择管脚CFR1<4>和CFR2<7:3>。连接该芯片内管脚CLKMODESELECT到逻辑高电平启动该芯片内晶体振荡器电路。该芯片内振荡器是启动、用户的AD9951把外部的晶体管与该REFCLK和REFCLKB输入到生产一个低频基准时钟在 20 MHz至30 MHz之间连接在一起。通过振荡器缓冲，在集成电路芯片之前产生的信号，这个缓冲信号经由该引脚CRYSTAL与外面的管脚连接有效。控制CFR1<4>可用于启动或使该缓冲无效、打开或空闲的系统时钟，振荡器本身不会长时间掉电，以免打开同一晶体振荡器。记录CFR2<9>到逻辑高电平，启动该晶体振荡器的输出缓冲器。逻辑低电平接CFR2<9>引脚时，使该振荡输出缓冲无效。
连接CLKMODESELECT到逻辑低电平使该芯片内振荡器和该振荡该振荡器无效时、外部的振荡器必须提供该REFCLK及REFCLKB信号，输出缓冲无效。在差动运行时、这个引脚是用互补的使运转的信号。因为单端的工作时、0.1μF电容器应该连接在未用的管脚和模拟电源之间。用适当的电容器使时钟输入管脚偏压是1.35 V。另外,该锁相环是用来锁定该基准频率是一个在４至 20之间整数值。表４输入时钟的工作方式概述提示了该锁相环放大器是由该CFR2<7:3> 位时钟脉冲来控制、与该CFR1<4>控制无关。
表4.时钟输入工作状态
CFR1<4> CLKMODESELECT CFR2<7:3> 振荡器使能？ 系统时钟 频率范围（MHz）
低 高 3<M<21 是 FCLK=FOSC×M 80 < FCLK < 400
低 高 M<4或M>20 是 FCLK=FOSC 20 < FCLK < 30
低 低 3<M<21 不是 FCLK=FOSC×M 80 < FCLK < 400
低 低 M<4或M>20 不是 FCLK=FOSC 10 < FCLK < 400
高 Ｘ Ｘ 不是 FCLK=0 N/A
4.数模转换器输出（DAC output）
AD9951具有一个集成的电流输出的14位DAC。不同的最大DACs,内存储器中的参考AVDD,非AGND。两路互补的输出提供组合的满刻度输出电流（IOUT）。差动输出降低了可能在DAC输出中出现的共模噪声，增强了信噪比。满刻度电流由连接在DACISET引脚和模拟地之间的外部电阻（RSET）控制。满刻度电流与电阻值之间的比例关系为
RSET=39.19/IOUT
DAC输出的最大满刻度电流输出是15 mA，但是通常限制在10 mA，以保持最佳不失真自由动态范围SFDR内的性能。DAC输出应在（AVDD - 0.5 V）到（AVDD + 0.5 V）范围内.电压若超出这个范围，将引起过多的DAC失真，并且可能潜在地损坏DAC输出电路。应适当注意DAC输出电路的负载，保证输出电压在允许工作范围内。
5.串联的I/O端口功能
AD9951串行端口很灵活、同时串联的communi阳离子端口允许联接于许多工业标准微型控制器和微处理器。该串联的I / O端口com - patible用最大同步传送格式,包括Motorola 6905 /11 SPI和Intel8051 SSR读出状态寄存器议定书。该接口可读／写通向全部的寄存器，配置AD9951。MSB或LSB转接格式是配套该AD9951串行接口端口可以是配置一致地单一的管脚I / O（SDIO）,允许2线接口或二单向的插脚适合于在／外面的（SDIO / SDO）、依次启动3线内外观。二个随意的插脚IOSYNC和CS,启动更大的适应性适合于系统设计AD9951。
6.寄存器地址表描述
寄存器地址表如表5所列。
表5.寄存器地址表
寄存器名称（串联的地址） 地址范围 MSB
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB Bit 0 默认值
控制功能 寄存器1（CFR1）（0x00） <7:0> 开 闲置 DAC断电 时钟输入断电 外电源向下方式 闲置 SYNC_CLK向外截止 闲置 0x00

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