起始位是一个逻辑0，总是加在每一帧的开始，为的是提醒数据接收设备接收数据，在接收数据位过程中又被分离出去。数据位根据串行通信协议，允许传输的字符长度可以为5、6、7或8位。通常数据位为7位或8位，如果要传输非ASCII数据（假如使用扩展字符设置的文本或者二进制数据），数据位格式就需要采用8位。数据位被传输时从一个字符的最低位数据开始，最高位数据在最后。例如字母C在ASCII表中是十进制67，二进制的01000011，那么传输的将是11000010。校验位是为了验证传输的数据是否被正确接收，常见的校验方法是奇、偶校验。另外校验位也可以为0校验或者1校验，即不管数据位中1的个数是多少，校验位始终为0或者1，如果在传输的过程中校验位发生了变化，这就提示出现了某类错误。不过，在传输数据的时候，也可以不用校验位。停止位，为逻辑1，总在每一帧的末尾，可以是1位、1.5位或者2位。最常用的是1位，超过1位的停止位通常出现在这样的场合：在处理下一个即将发送来的字符之前接收设备要求附加时间。

3.2 串行异步通信的波特率
    串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t，则波特率为1/t,相应的发送或接收时钟为1/tHz。发送和接收设备的波特率应该设置成一致，如果两者的波特率不一致，将会出现校验错或者帧错。这一点是十分重要的，它直接影响到数据传送的成败。本次课题中就使用了同一脉冲源来使发送端与接收端的波特率一至，该脉冲源产生的波特率为9600。
4串行发送电路的设计
4.1波特率发生器的设计
    要产生9600波特率，要有一个不低于9600Hz的时钟才可以。为产生高精度的时钟，我选了6MHz（6M能整除9600）的晶振来提供外部时钟。当然，你也可以选其它频率的时钟来产生9600Hz的时钟。对于6MHz时钟，需要设计一个625进制的分频器来产生9600波特率的时钟信号。用VHDL设计分频器较简单，在这里就不再给出源程序了。

4.2发送电路的设计
    根据采用的帧格式，需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的VHDL源程序：

library ieee;
use ieee.std_logic_1164.all;

entity Com is
 port(clk,en:in std_logic;
  Send_data:in std_logic_vector(9 downto 0);
  serial:out std_logic);
end com;

architecture com_arc of com is
begin
 process(clk)
  variable count:integer range 0 to 9 :=0;
  begin
  if en='0' then
   count:=0;
   serial<='1'; 
751com.cn
   else
    serial<=Send_data(count);
    count:=count+1;
   end if;
  end if;
 end process;
end com_arc;

其中，Send_data(0to9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。在QuartusII中，发送端的RTL级视图如图4-1所示。 
图4-1　发送端的RTL级视图4.3时序仿真
    选EDA工具，对VHDL源程序编译。用的是Altera公司的QuartusII 10.1，这个工具支持VHDL的编译、仿真。图4-2是编译后的仿真结果，其中，Clk为频率9600Hz的时钟，当然，为了仿真的方便我进行了适当的调整，不过这只是为了方便仿真，不会对真实环境下的电路产生什么影响。Send_data0为开始位，Send_data[8..0]为数据位，Send_data9为停止位。结果显示，输出完全是按数据帧格式发送的。

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